중간고사 이전에 배웠던 CMOS 기본적인 것들에 대해 적어두려고 했으나
게으름뱅이라 결국 중간 끝나고 놀기만 했다.
늦었지만.. 일단 뒷부분 중요한 부분 먼저 적어두고 방학때 앞부분 복습할 겸 다시 써보도록 하겠다.
복잡한 CMOS 회로를 간단하게 등가적인 inverter size로 바꾸어서 성능을 판단할 수 있다.
우선, 저항은 W/L에 반비례한다.
따라서, 각각의 W/L의 역수를 취해서 등가저항을 계산한뒤 다시 역수를 취하는 번거로운 과정(?) 을 반복하고 나면 Equivalent W/L을 얻을 수 있다.
여기서 주의할 점은, Parallel 에서는 계산 상으로는 (W/L)eq 가 3이 나왔지만
실제 스펙으로 사용할때는 둘 중 더 안좋은 값을 써야 한다는 것이다.
(가장 안좋은 성능을 spec으로 내놓아야 한다.)
그래서 병렬로 연결된 두 nmos 중 저항을 크게 만드는 1을 (W/L)eq로 써야 한다.
시상수는 RC값인데, R의 값이 커지면 결국 속도가 느려지고 Propagation Delay 도 커지기 때문이다.
Equivalent W/L이 p:n =3:1 인 회로를
3-input NOR, NAND gate를 이용하여 각각 설계해보았다.
3:1비율인 이유는,, pmos 와 nmos는 저항의 크기가 동일해야 한다.
저항은 이동도*단위면적당 cap*(W/L) 수식과 관계 있기 때문에
p:n=1:3의 비율인 이동도에 맞춰 W/L은 p:n=3:1로 맞추어 설계한다.
.
동일한 비율의 Equivalent W/L 을 가진 회로를 설계하더라도
설계 방식에 따라 실제 회로에서는 면적의 차이가 발생한다는 것을 확인할 수 있다.
NOR 은 대충 봐도 NAND 보다 큰 면적이 필요하다.
input 의 개수가 늘어날수록 그 차이는 점점 커지는 것을 확인 할 수 있다.
(궁금하면 6-input 에서도 계산해보면 된다.)
/결론/
NAND Flash memory는 적은 면적에 많은 회로를 집적할 수 있고,
NOR Flash memory는 속도가 빠르기 때문에
각각 필요에 맞게 사용하면 되겠다.
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